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发信人: winsome (wo), 信区: Hardware
标 题: 高手进阶，终极内存技术指南——完整版（五）
发信站: 荔园晨风BBS站 (Wed Dec 18 12:52:02 2002), 站内信件
如日中天——DDR SDRAM（上）
DDR SDRAM全称为Double Data Rate SDRAM，中文名为“双倍数据流SDRAM”。
DDR SDRAM在原有的SDRAM的基础上改进而来。也正因为如此，DDR能够凭借着转产
成本优势来打败昔日的对手RDRAM，成为当今的主流。由于SDRAM的结构与操作在上
文已有详细阐述，所以本文只着重讲讲DDR的原理和DDR SDRAM相对于传统SDRAM（
又称SDR SDRAM）的不同。
一、DDR的基本原理
有很多文章都在探讨DDR的原理，但似乎也不得要领，甚至还带出一些错误的观点
。首先我们看看一张DDR正规的时序图。
从中可以发现它多了两个信号： CLK#与DQS，CLK#与正常CLK时钟相位相反，形成
差分时钟信号。而数据的传输在CLK与CLK#的交叉点进行，可见在CLK的上升与下降
沿（此时正好是CLK#的上升沿）都有数据被触发，从而实现DDR。在此，我们可以
说通过差分信号达到了DDR的目的，甚至讲CLK#帮助了第二个数据的触发，但这只
是对表面现象的简单描述，从严格的定义上讲并不能这么说。之所以能实现DDR，
还要从其内部的改进说起。
这也是一颗128Mbit的内存芯片，标称规格也与前文的SDRAM一样为32×4bit。从图
中可以看出来，白色区域内与SDRAM的结构基本相同，但请注意灰色区域，这是与
SDRAM的不同之处。首先就是内部的L-Bank规格。SDRAM中L-Bank存储单元的容量与
芯片位宽相同，但在DDR SDRAM中并不是这样，存储单元的容量是芯片位宽的一倍
，所以在此不能再套用讲解SDRAM时 “芯片位宽=存储单元容量” 的公式了。也因
此，真正的行、列地址数量也与同规格SDRAM不一样了。
以本芯片为例，在读取时，L-Bank在内部时钟信号的触发下一次传送8bit的数据给
读取锁存器，再分成两路4bit数据传给复用器，由后者将它们合并为一路4bit数据
流，然后由发送器在DQS的控制下在外部时钟上升与下降沿分两次传输4bit的数据
给北桥。这样，如果时钟频率为100MHz，那么在I/O端口处，由于是上下沿触发，
那么就是传输频率就是200MHz。
现在大家基本明白DDR SDRAM的工作原理了吧，这种内部存储单元容量（也可以称
为芯片内部总线位宽）=2×芯片位宽（也可称为芯片I/O总线位宽）的设计，就是
所谓的两位预取（2-bit Prefetch），有的公司则贴切的称之为2-n Prefetch（n
代表芯片位宽）。
二、DDR SDRAM与SDRAM的不同
DDR SDRAM与SDRAM的不同主要体现在以下几个方面。
图：http://www.pcpop.com.cn/popimages/2002-12-17-15-49-36.gif
如日中天——DDR SDRAM（下）
1、 差分时钟
差分时钟（参见上文“DDR SDRAM读操作时序图”）是DDR的一个必要设计，但CK#
的作用，并不能理解为第二个触发时钟（你可以在讲述DDR原理时简单地这么比喻
），而是起到触发时钟校准的作用。由于数据是在CK的上下沿触发，造成传输周期
缩短了一半，因此必须要保证传输周期的稳定以确保数据的正确传输，这就要求
CK的上下沿间距要有精确的控制。但因为温度、电阻性能的改变等原因，CK上下沿
间距可能发生变化，此时与其反相的CK#就起到纠正的作用（CK上升快下降慢，
CK#则是上升慢下降快）。而由于上下沿触发的原因，也使CL=1.5和2.5成为可能，
并容易实现。
2、 数据选取脉冲（DQS）
DQS是DDR SDRAM中的重要功能，它的功能主要用来在一个时钟周期内准确的区分出
每个传输周期。每一颗芯片都有一个DQS信号线，它是双向的，在写入时它用来传
送由北桥发来的DQS信号，读取时，则由芯片生成DQS向北桥发送。完全可以说，它
就是数据的同步信号。
在读取时，DQS与数据信号同时触发（也是在CK与CK#的交叉点）。而DDR内存中的
CL也就是从CAS发出到DQS触发的间隔，数据真正出现在数据I/O总线上相对于DQS触
发的时间间隔被称为tAC。注意，这与SDRAM中的tAC的不同。实际上，DQS触发时，
芯片内部的预取已经完毕了，tAC是指上文结构图中灰色部分的数据输出时间，由
于预取的原因，实际的数据传出可能会提前于DQS发生（数据提前于DQS传出）。由
于是并行传输，DDR内存对tAC也有一定的要求，对于DDR266，tAC的允许范围是±
0.75ns，对于DDR333，则是±0.7ns，有关它们的时序图示见前文，其中CL里包含
了一段DQS的导入期。
前文已经说了DQS是了保证接收放的选择数据， DQS在读取时与数据同步传输，那
么接收时也是以DQS的上下沿为准吗？不，这样做的危险很大。由于芯片有预取的
操作，所以输出时的同步很难控制，只能限制在一定的时间范围内，数据在各I/O
端口的出现时间可能有快有慢，会与DQS有一定的间隔，这也就是为什么要有一个
tAC规定的原因。而在接收方，一切必须保证同步接收，不能有tAC之类的偏差。这
样在写入时，芯片不再自己生成DQS，而以发送方传来的DQS为基准，在DQS的中部
为选取触发点，从这里分隔开两个传输周期。这样做的好处是，由于各数据信号都
会有一个逻辑电平保持周期，即使发送时不同步，在DQS中部也都处于保持周期中
，此时选取数据的准确性无疑是最高的。
另外，DDR内存的数据真正写入由于要经过更多步骤的处理，所以写回时间（tWR）
也明显延长，一般在3个时钟周期左右，而在DDR-Ⅱ规范中更是将tWR列为模式寄存
器的一项，可见它的重要性。
4、 突发长度与写入掩码
在DDR SDRAM中，突发长度只有2、4、8三种选择，没有了随机存取的操作（突发长
度为1）和全页式突发。这是为什么呢？因为L-Bank一次就存取两倍于芯片位宽的
数据，所以芯片至少也要进行两次传输才可以，否则内部多出来的数据怎么处理？
而全页式突发事实证明在PC内存中是很难用得上的，所以被取消也不希奇。
但是，突发长度的定义也与SDRAM的不一样了（见本章节最前那幅DDR简示图），它
不再指所连续寻址的存储单元数量，而是指连续的传输周期数，每次是一个芯片位
宽的数据。对于突发写入，如果其中有不想存入的数据，仍可以运用DM信号进行屏
蔽。DM信号和数据信号同时发出，接收方在DQS的上升与下降沿来判断DM的状态，
如果DM为高电平，那么之前从DQS中部选取的数据就被屏蔽了。有人可能会觉得，
DM是输入信号，意味着芯片不能发出DM信号给北桥作为屏蔽读取数据的参考。其实
，该读哪个数据也是由北桥芯片决定的，所以芯片也无需参与北桥的工作，哪个数
据是有用的就留给北桥自己去选吧。
5、 延迟锁定回路（DLL）
DDR SDRAM对时钟的精确性有着很高的要求，而DDR SDRAM有两个时钟，一个是外部
的总线时钟，一个是内部的工作时钟，在理论上DDR SDRAM这两个时钟应该是同步
的，但由于种种原因，如温度、电压波动而产生延迟使两者很难同步，更何况时钟
频率本身也有不稳定的情况（SDRAM也内部时钟，不过因为它的工作/传输频率较低
，所以内外同步问题并不突出）。DDR SDRAM的tAC就是因为内部时钟与外部时钟有
偏差而引起的，它很可能造成因数据不同步而产生错误的恶果。实际上，不同步就
是一种正/负延迟，如果延迟不可避免，那么若是设定一个延迟值，如一个时钟周
期，那么内外时钟的上升与下降沿还是同步的。鉴于外部时钟周期也不会绝对统一
，所以需要根据外部时钟动态修正内部时钟的延迟来实现与外部时钟的同步，这就
是DLL的任务。
DLL不同于主板上的PLL，它不涉及频率与电压转换，而是生成一个延迟量给内部时
钟。目前DLL有两种实现方法，一个是时钟频率测量法（CFM，Clock Frequency
Measurement），一个是时钟比较法（CC，Clock Comparator）。CFM是测量外部时
钟的频率周期，然后以此周期为延迟值控制内部时钟，这样内外时钟正好就相差了
一个时钟周期，从而实现同步。DLL就这样反复测量反复控制延迟值，使内部时钟
与外部时钟保持同步。
CC的方法则是比较内外部时钟的长短，如果内部时钟周期短了，就将所少的延迟加
到下一个内部时钟周期里，然后再与外部时钟做比较，若是内部时钟周期长了，就
将多出的延迟从下一个内部时钟中刨除，如此往复，最终使内外时钟同步。
CFM与CC各有优缺点，CFM的校正速度快，仅用两个时钟周期，但容易受到噪音干扰
，并且如果测量失误，则内部的延迟就永远错下去了。CC的优点则是更稳定可靠，
如果比较失败，延迟受影响的只是一个数据（而且不会太严重），不会涉及到后面
的延迟修正，但它的修正时间要比CFM长。DLL功能在DDR SDRAM中可以被禁止，但
仅限于除错与评估操作，正常工作状态是自动有效的。
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※ 修改:·winsome 於 Dec 18 13:12:14 修改本文·[FROM: 192.168.32.247]
※ 来源:·荔园晨风BBS站 bbs.szu.edu.cn·[FROM: 192.168.32.247]
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